华为“韬定律”V2重磅发布：不靠光刻机，芯片也能翻倍提升！

摩尔定律走到尽头，华为拿出了自己的“中国方案”——不是把晶体管做得更小，而是把信号跑得更快。

7月3日，华为董事、半导体业务部总裁何庭波，在中国科学院科技论文预发布平台ChinaXiv上更新发表了“韬（τ）定律”V2版本论文。距5月25日V1首发，仅过去39天。

一篇专业论文的更新，引发全球半导体产业和资本市场强烈关注。截至发稿，该论文点击量达26.84万次，下载量超5.33万次。 V2版本首次披露了量产芯片的实测数据，标志着“韬定律”正式从“思想纲领”推进到了“工程实证”。

一、什么是“韬定律”？——用“时间”换“空间”

过去60年，半导体行业一直遵循摩尔定律：每18到24个月，晶体管数量翻倍，性能提升，价格下降。但这条路快走不通了——单纯靠缩小晶体管尺寸的回报已经趋平，最先进节点的单芯片设计预算已超过10亿美元。

华为提出的“韬（τ）定律”，核心是以 “时间缩微”替代“几何缩微”。不再依赖把晶体管做得更小，而是通过逻辑折叠（LogicFolding）等技术，持续压缩信号传播时延，不断提升晶体管密度。

打个比方：一个城市要建更多公园、学校，但城市拥挤、通勤变长怎么办？逻辑折叠就是把城市一个区域“叠”到另一个区域上面，两个区域间安装几百万台“电梯”，直达距离变短，时间节约，功能还更多。

华为过去六年基于韬定律，已成功设计并量产了381款芯片，覆盖手机、AI、汽车、工业等领域。

二、V2版本到底更新了什么？

V1回答“什么是韬定律”，V2回答“韬定律真的可行”。

第一，首次公开量产芯片实测数据。

V2版本首次披露麒麟2026与上一代麒麟9030 Pro在等性能条件下的实测对比。两颗芯片采用同一个制程节点，9030 Pro用传统平面架构，麒麟2026用逻辑折叠架构。

在25℃环境下、同等性能下：

• 工作电压从1.1V降至0.9V

• 功耗降低41%

• 芯片面积缩小37.5%

• 功率密度下降5.6%

• 晶体管密度从155 MTr/mm²提升至238 MTr/mm²，提升55%

这些性能差异来自架构的改变，没有使用任何新的光刻工艺。

第二，首次详细公开逻辑折叠的工艺参数。

V2引入了关键工程概念——“齿比”（Gear Ratio），指混合键合连接间距与芯片顶层金属线路间距的比值。齿比降到3以下时，设计可在更小电路单元层面做跨层优化；齿比接近1时，上下两层对设计师来说就像同一片晶圆上的两个金属层。

当前麒麟2026的混合键合间距为1.5微米，目标是把齿比进一步逼近1。

第三，首次披露未来四代麒麟芯片路线图。

• 麒麟2026：已流片，进入硅片实测阶段

• 麒麟2027：已完成流片

• 麒麟2028和2029：已进入流片前的最终设计验证阶段

何庭波预测，未来十年逻辑折叠将从局部关键路径折叠，演进为全面、多层级折叠——每个封装内集成三层、四层乃至更多有源层。晶体管密度预计向400 MTr/mm²及更高水平迈进。到2031年，华为高端芯片晶体管密度将达到1.4纳米制程的同等水平。

三、AI算力才是更大的战场

韬定律不止于手机芯片。

何庭波在论文中指出，在一个大型AI集群中，超过80%的能源消耗于数据移动，超过70%的系统成本用于数据存储。因此，减少数据在传输途中的时间，至少与减少计算时间同等重要。

V2对AI数据中心中的τ缩放进行了详细阐述——通过协同设计的统一总线架构、近封装光I/O以及3D折叠技术，使大规模AI集群能像一个单一逻辑实体一样协同运行。

昇腾Ascend 990将在2030年前后引入逻辑折叠。

四、产业影响：“中国方案”正在落地

V2版本发布后，券商和机构迅速跟进。

• 交银国际指出，先进封装是逻辑折叠落地的工艺底座，EDA工具链是最大增量机遇。

• 申港证券认为，华为韬定律将现有先进封装、混合键合、光互联等工艺与架构创新结合，为半导体性能提升提供了新路线。

• 大同证券表示，韬定律为在EUV受限下持续提升芯片性能提供了清晰的路线图。

华为副董事长徐直军此前表示，华为公开发布韬定律的主要原因，是希望整个产业界参与进来，“从学术界到EDA厂商到设计公司，大家共同来做，最终沿着这条路向前走，可能就走出了中国半导体的另外一条路”。

韬定律V2，让这条路从“理论”走向了“工程”。

参考来源：第一财经、上海证券报、36氪、经济观察报、科技日报、东方财富研究中心、通信产业网、长安街知事。

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