CPO会吃掉PCB的升级么？从分立到集成的三个案例

这是一个越来越值得讨论的问题。过去几年，AI服务器、交换机和GPU集群的高速互连持续推动PCB向更高层数、更低损耗、更高频率、更严苛的信号完整性方向升级。于是市场形成了一个相当自然的判断：

AI算力越强，高速率越高，PCB就越需要升级。

然而，CPO的出现会不会改变这条路径？如果未来CPO逐渐成为AI集群Scale-up和Scale-in的重要互连架构，那么大量原本必须在PCB上完成的高速电互连，会不会被直接“搬进封装”，从而使PCB承担的高速互连功能减少？包括使用面积也会大幅减少？

要回答这个问题，首先要理解CPO这个技术变化真正的改变是什么。传统交换机中，ASIC位于PCB中央，光模块位于前面板，如下图所示：

于是，高速电信号需要走过：

ASIC →封装基板走线 →PCB高速走线 →光模块

但是，随着SerDes从100G/lane向200G/lane更高速的400G/lane发展，这段电通道越来越难做：距离越长，损耗越大，需要更复杂的信号补偿，也消耗更多功耗。CPO做的事情，是把光引擎（Optical Engine）直接放到ASIC旁边，让电信号只需要在封装内部走极短的距离，然后迅速转换成光信号。

CPO的结构是把由PIC（调整器、探测器、光波导等）和EIC（电芯片）叠封的光引擎OE放到ASIC的旁边，然后通过FAU接入激光器光源，如下图：

所以，CPO技术升级的实质就是：

把原来的分立器件（光模块由电芯片、激光器、调制器、探测器、光波导、光栅耦合器等分立器件组装），通过硅晶圆工艺集成到更小的尺度里。

这当然就非常符合集成电路行业过去几十年的技术驱动主线（集成化、小型化、降低功耗），Jensen为什么如此坚持CPO？他本就是集成电路行业的老司机啊，“集成电路”这四个字不就是这个意思么？

三个经典的“吃掉PCB”案例

“把分立器件集成化”既然是集成电路行业经常发生的事情，那么，最应该问的问题就变成了：

有没有“集成化把外围PCB需求打掉”的案例？

案例一

DDR集成把高速信号从PCB“吃进”封装

这个案例非常接近CPO。DDR是典型的高速信号系统，在传统的PCB布局架构中：

CPU/SoC → PCB高速走线 → DDR

此时，PCB必须承担大量高速信号设计工作，包括阻抗控制、走线长度匹配、差分设计、Via设计、串扰控制、Signal Integrity、Power Integrity等等。

随着DDR速率不断提高，PCB设计难度越来越高。

但如果把CPU、DDR以及部分电源管理功能直接集成到SiP封装（System in Package，系统级封装）中，情况就发生了变化。一个非常直观的实际案例是Octavo Systems的OSD335x：它把ARM处理器、DDR3、PMIC、LDO以及被动元件等集成进一个SiP封装里，实现了高度的集成化设计。

上图展示了OSD335x所节省的PCB面积。

总体而言，原来的分立元件方案共占用约1130mm²的PCB面积，而OSD335x只要占用729mm²，更小版本的OSD335x-SM仅占用区区441mm²，节省了689mm²的PCB面积，相当于只需要原分立器件方案所需PCB面积的39%，并省去了采用分立器件方案时所需的元件摆放与复杂的布线工作。

所以，Octavo Systems公司的官方网站在介绍OSD335x的SiP封装时，网页标题如下：

然后，官网资料给出的结论是：

使用系统封装设备代替分立元件，可以降低设计和PCB成本。在示例中，我们展示了使用OSD335x设备可以节省超过60%的PCB面积，从而实现更小的PCB尺寸。我们还展示了SiP器件允许使用宽松的PCB规则，从而实现更便宜的PCB成本。

在这个案例里，DDR高速信号不再需要穿越那么长的PCB距离，原来由PCB承担的高速互连被转移到：

Die→Package→Die，于是PCB的工作被“降维”。

也就是说，原来必须做到很强的那部分PCB性能指标，被SiP封装吸收掉了，不再被需要。

案例二

RF前端，从七个分立器件到一个模块

第二个案例来自手机RF（射频）。早期，手机的RF前端可以由PA、LNA、Switch、Filter、Duplexer以及匹配网络等多个分立器件组成。

这些多样化的、分立的器件全部需要安装在PCB上。于是，PCB不仅要“摆器件”，还必须承担这些器件之间复杂的RF走线和工作匹配。

这会带来两个问题：

• PCB面积变大。

• RF走线变长，损耗和干扰增加。

后来，RF Front-End Module开始把PA、LNA、Switch、Filter以及匹配网络等功能集成到一个模块里。于是，结果变化非常直接：

器件数量下降 → PCB面积下降 → RF走线缩短

所以RF Essentials官方网页给出了如下结论：

上面这张图片的结论，英文翻译过来就是：

前端模块集成了PA、LNA、发射/接收开关、滤波器以及天线与收发IC之间的匹配网络。将板空间减少10倍（2分立板9-25平方毫米 vs.100+ 平方毫米分立板），消除互连损耗，简化设计。5G智能手机包含10+有限元元素。毫米波FEM成为集成波束形成阵列的封装天线（AiP）。

所以，RF领域电路实际上已经证明了一件事：

当多个高速/高频功能被集成以后，外围PCB承担的功能和设计复杂度确实可以下降。

案例三

Intel Haswell，把VRM集成进CPU

最容易理解的集成化案例，是Intel Haswell时代的FIVR（Fully Integrated Voltage Regulator，全集成电压调节器）设计。

在传统CPU系统中，CPU需要主板上的VRM完成复杂的电压转换。也就是说，CPU需要什么电压，主板上放置相应的电源管理器件，这意味着主板需要承担大量的电源管理功能。

Intel在Haswell中引入FIVR，把最后一级电压调节功能进一步集成到CPU封装内部。于是，原本需要在主板上完成的一部分事情，被CPU自己完成了。

Intel这个集成化的设计思路，本质上就是把外围电源管理从外部的PCB搬到CPU内部。

是不是很像如今CPO把光引擎搬到ASIC边上？

结果是什么？

主板上的部分VRM器件被消除，供电设计简化，PCB面积和设计复杂度下降。

所以，从分立器件到集成化并不只是减少器件数量。它同时意味着，原来由PCB承担的，高要求的系统级性能要求，被芯片和封装吸收了。

以上三个案例，其实讲的是同一个故事：

集成化的真正价值之一，是把原本由PCB承担的系统复杂度向芯片和封装内部迁移。

如果CPO最终成为AI集群Scale-up和Scale-in的重要互连架构，那么传统的“GPU/ASIC → PCB → 高速铜 → PCB → GPU/ASIC”传导路径中，大量的长距离高速电互连，确实逐渐会变成这样：

GPU/ASIC → Package → Optical Engine → Fiber → Optical Engine → Package → GPU/ASIC

这意味着，PCB上的部分高速铜通道会减少。特别是那些原来为了把高速SerDes信号从芯片送到较远位置而存在的PCB高速走线，其必要性会下降。

因此，这个时候需要研究的就变成：

CPO究竟消灭了哪一部分PCB需求，又创造了哪一部分新的连接、封装/载板需求？

过去AI带来的PCB升级，很大程度来自下面这个传递逻辑：GPU性能↑ → SerDes速率↑ → 高速通道↑ → PCB层数/材料/加工要求↑

但未来随着CPO走向成熟，逻辑就会变成：

GPU/ASIC性能↑ → 光互连渗透↑ → 长距离高速铜↓ → 封装级高速互连↑ → 光芯片/光连接器件/光纤/封装基板的价值显著提升↑

（全文完）